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靜電原理及整改建議
點擊次數(shù):1004 更新時間:2023-06-05
  一、靜電放電
 
  具有不同靜電電位的物體相互靠近或直接接觸引起的電荷轉(zhuǎn)移。(見GB/T 4365-2003)
 
  二、ESD抗擾度測試實質(zhì)
 
  從ESD測試配置可以看出,在進行ESD測試時,需要將靜電槍的接地線接至參考接地板(參考接地板接安全地),EUT放置于參考接地板之上(通過臺面或0.1m高的支架),靜電放電槍頭指向EUT中各種可能會被手觸摸到的部位或水平耦合板和垂直耦合板,就決定了ESD測試時一種以共模為主的抗擾度測試,因為ESD最終總要流向參考接地板。
 
  ESD干擾原理也可以從兩方面來講。首先,當靜電放電現(xiàn)象發(fā)生在EUT中被測部位時,伴隨著ESD放電電流也將產(chǎn)生,分析這些ESD放電電流波形的上升沿時間會在1ns以下,這意味著ESD是一種高頻現(xiàn)象。ESD 電流路徑與大小不但由EUT內(nèi)部實際連接關系(這部分連接主要在電路原理圖中體現(xiàn))決定,而且還會受這種分布參數(shù)的影響。
 
  事實上,在施加靜電的過程中,會產(chǎn)生多種電容,比如放電點與內(nèi)部電路之間的寄生電容、電纜與參考接地板之間的電容、和EUT殼體與參考接地板之間的電容等等。這些電容的大小都會影響各條路徑上的ESD電流大小。設想一下,如果有一條ESD電流路徑包含了產(chǎn)品內(nèi)部工作電路,那么該產(chǎn)品在進行ESD測試時受ESD的影響就會很大;反之則更容易通過ESD測試??梢姡绻a(chǎn)品的設計能夠避免ESD共模電流流過產(chǎn)品內(nèi)部電路,那么這個產(chǎn)品的抗ESD干擾的設計是成功的,ESD抗擾度測試實質(zhì)上包含了一個瞬態(tài)共模電流(ESD電流)流過產(chǎn)品。
 
  三、靜電放電可能產(chǎn)生的損壞和故障
 
  ①穿透元器件內(nèi)部薄的絕緣層,損毀MOSFET和CMOS的元器件柵極;
 
 ?、贑MOS器件中的觸發(fā)器鎖死;
 
  ③短路反偏的PN結(jié);
 
  ④短路正向偏置的PN結(jié);
 
 ?、萑刍性雌骷?nèi)部的焊接線或鋁線。
 
  四、防護建議
 
  (1)PCB周圍的做一圈環(huán)地作為電源地(如下圖所示),其它走線在內(nèi)側(cè)。
 
(2)數(shù)字地和電源地進行隔離處理(加10nF電容)。
 
  (3)地盡量完整,如果條件允許的話,主芯片的地盡量不要分割,接地導體的電連續(xù)性設計對提高系統(tǒng)的抗ESD能力極為重要。
 
  (4)對于PCB上的金屬體,一定要直接或間接地接到地平面上,不要懸空。另外,對于較敏感的電路或芯片,在布局時盡量遠離ESD放電點。
 
  (5) 針對比較敏感的電路或芯片,在信號線上加瞬態(tài)抑制保護器件進行保護,可以先預留保護器件的位置。
 
 ?、伲篣SB口(兩根信號線和一根電源線一根地線)
 
  防護方案:
 
封裝SOT-143,電壓5V。
 
  ②:DC 5V電源口
 
  正對地加雙向保護器件(電壓6V,封裝SOD-214AA,功率720W)
 
 ?、郏簭臀恍酒簭臀恍盘枌Φ丶映腿葜礒SD(電壓5V,容值小于1pF,封裝0402),上拉3.3V對地加低容值ESD(電壓5V,容值10pF,封裝0402)。
 
 ?、埽篎lash芯片:1、2、3、5、6、7腳對地加超低容值ESD(電壓5V,容值小于1pF,封裝0402),8腳(電源腳)對地加低容值ESD(電壓5V,容值10pF,封裝0402)
 
 ?、荩河|摸IC:9、10、17、18腳對地加超低容值ESD(電壓5V,容值小于1pF,封裝0402)
 
 ?、蓿盒o:信號口對地加低容值ESD(電壓5V,容值10pF,封裝0402)
 
 ?、撸猴@示部分:信號口對地留ESD位置(電壓5V,容值10pF,封裝0402)
 
 ?、啵簻囟炔杉疘C:信號口對地加超低容值ESD(電壓5V,容值小于1pF,封裝0402)
 
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